Student World

***tisková zpráva společnosti HP

HP Labs, vývojové středisko společnosti HP, ohlásilo práce na vývoji nových, programovatelných hradlových polí (Field Programmable Gate Array – FPGA), které disponují až osminásobně vyšší hustotou logických obvodů, přičemž na provedení výpočetní operace spotřebují podstatně méně energie než současně užívané technologie.

Tento čip přitom může být vyroben za použití stejně velkých tranzistorů, jaké se nacházejí v současné FPGA architektuře, standardní výrobní postupy proto mohou být zachovány pouze s několika drobnými modifikacemi. FPGA je termín označující integrované logické obvody s programovatelnými prvky, které mohou být přizpůsobeny dle specifické potřeby jejich užití. Možnosti jejich uplatnění nalézáme v širokém okruhu průmyslových odvětví, včetně telekomunikací, automobilového průmyslu a spotřební elektroniky.

Nový čip je založen na konstrukci křížového přepínače z nanovláken implementovaného na povrchu konvenční CMOS (complementary metal oxide silicon – druh polovodiče na bázi oxidu kovů) za použití architektury, kterou vědečtí pracovníci společnosti HP pojmenovali Field Programmable Nanowire Interconnect (FPNI) – jedná se o osvědčenou variaci FPGA technologie. Podrobnější informace týkající se architektury FPNI byly publikovány internetovým deníkem Nanotechnology, jehož vydavatelem je British Institute of Physics, v článku "Nano/CMOS Architectures Using Field-Programmable Nanowire Interconnect" uveřejněného na http://www.iop.org/journals/nano. Stan Williams z HP Labs uvedl, že první prototyp tohoto čipu by mohl být hotov do roka.

"S tím, jak se elektronické polovodiče konvečně neustále zmenšují, Mooreův zákon se dostává do konfliktu se zákony fyzikálními," řekl Stan Williams, HP Senior Fellow and director, Quantum Science Research, HP Labs. "Nadměrné zahřívání a poruchovost jsou hlavním problémem při zmenšování integrovaných obvodů. Toto jsme však schopni řešit tím, že zkombinujeme konveční CMOS technologii s konstrukcí křížového přepínače vyrobeného nanotechnologickým procesem, čímž dostaneme hybridní logický obvod, který umožňuje dosáhnout vyšší hustoty tranzistorů, nižší spotřeby a zásadního zlepšení provozní poruchovosti."

Během prací na projektu byl použit koncepční způsob propojení křížového přepínače s CMOS, jehož autory jsou Dmitri Strukov a Konstantin Likharev ze Stony Brook University v New Yorku. Vývoj nového čipu se opírá o rozsáhlé zkušenosti společnosti HP v konstrukci křížových přepínačů a řadu technologických inovací, které HP používá pro zlepšení výtěžnosti při výrobě integrovaných logických obvodů.

V rámci architektury FPNI je veškerá provozní činnost logických obvodů soustředěna v CMOS, zatímco převážnou část přijímání a vysílání řídících signálů má na starost křížový přepínač, umístěný nad touto vrstvou. Zatímco konvenční FPGA technologie využívá z 80 až 90 % CMOS pro zpracování řídících signálů, FPNI je daleko efektivnější – hustota tranzistorů užitých v logickém obvodu je mnohem vyšší, a to při nižší spotřebě elektrické energie potřebné ke zpracování řídících signálů.
Pracovníci z HP Labs představili "konzervativní" model čipu, který je vyroben sloučením 15nm křížového přepínače a 45nm CMOS a který by podle jejich slov měl být zaveden do reálného použití v roce 2010.

Tato technologie je, obrazně řečeno, ekvivalentní s technologií o 3 generace pokročilejší v porovnání se současnou, podle schématu International Technology Roadmap for Silicon, a to bez zmenšování objemu tranzistorů, uvedli.
"Výdaje na výrobu čipů dramaticky rostou se zvyšováním výrobních tolerancí," řekl Greg Snider, senior architect, Quantum Science Research, HP Labs. "Věříme, že s novým výrobním procesem dosáhneme až osminásobně vyšší hustoty integrovaných obvodů FPGA při zachování limitů provozní poruchovosti, které odpovídají dnešním standardům."

Snider a Williams rovněž testovali model vyrobený s pomocí 4,5nm křížového přepínače, jehož vývoj by však měl být dokončen až v roce 2020. Architektura založená na kombinaci 4,5nm křížového přepínače a 45nm CMOS se vyznačuje pouhou 4% prostorovou náročností oproti 45nm-only FPGA. U tohoto modelu bude pravděpodobně nezbytné snížit pracovní frekvenci, současně však poklesne i spotřeba energie na jeden výpočet. Další potenciální úspora energie spočívá v budoucím paralelismu FPGA, kdy více výpočtů je současně zpracováno v rámci jednoho pracovního cyklu.

Vzhledem k velmi malým rozměrům křížového přepínače vyrobeného z nanovláken se očekává, že pravděpodobnost výskytu operativních chyb bude relativně vysoká, nicméně díky nasazení přelomové technologie propojení křížového přepínače s CMOS by mělo být možné tyto chyby obejít. Simulacemi vzorků čipu FPNI bylo prokázáno, že po destrukci 20 procent náhodně vybraných vodičů signálu je zařízení nadále schopné spolehlivě pracovat na 75 % původního výkonu, což předurčuje vysokou výtěžnost čipu při sériové výrobě a tudíž ekonomickou přízeň.

autor